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Zum Shop Die Cluster-Basisplatine verbindet vier FPGA-Boards der Serie 2 zu einem kleinem Clusterknoten. Eigenschaften 10 Bit Bus, welcher mit allen FPGA-Boards und den externen I/O-Anschlüssen verbunden ist. 44 Bit Netzwerk mit Offener-Ring-Topologie für Board-zu-Board Kommunikation. Das erste und das letzte FPGA-Board sind mit den externen I/O-Anschlüssen verbunden. 2x32-Pin-Anschlüsse für externen I/O. Jeder beinhaltet: 10 Bit Bus-Signale 44 GPIO's welche mit den ersten bzw. letzten FPGA-Board verbunden sind Stromversorgungs-Pins Zusätzliche Ressourcen Schaltplan (PDF) Abmessungen (PDF)

Funktions-Beschreibung

Die externen I/O-Anschlüsse sind mit CON1 und CON2 bezeichnet. Deren Pin-Belegung wird in der folgenden Tabelle aufgelistet. Die Positionen der hier beschriebenen Komponenten werden in der Abmessungs-Datei dargestellt.

Netzliste

Jede Reihe im Tabellenkopf listet Komponenten auf, die miteinander verbinden sind. Die Reihen im Tabellenrumpf zeigen, welche Pins der Teile miteinander verbunden sind.

Hier sind einige Bespiele wie die Tabelle zu lesen ist:

• B8 von CON1 ist mit B6 vom FPGA-Board 0 verbunden
• B8 von CON6 ist mit D6 von FPGA-Board 3 verbunden
• B6 von Board 1 ist mit D6 von Board 0 verbunden
• BUS[0] ist mit A3 von CON1/CON6 und mit B3 der FPGA-Boards 0-3 verbunden

Board ID-ID-Pins

Die Pins D3 und A3 jedes FPGA-Boards werden wie folgt als Board-ID verwendet:

Z bedeutet, dass das Pin potentialfrei ist. Um die ID's auszulesen, müssen die internen Pull-Up-Widerstände aktiviert werden.

Externe Stromversorgung

Die VIN-Pins aller FPGA-Boards und der beiden externen I/O-Anschlüsse sind zu einem Bus verbunden. Deshalb müssen alle FPGA-Boards mit der gleichen Stromversorgung betrieben werden. Die Zusammenschaltung von VIN ermöglicht jedoch die zentrale Stromversorgung des gesamten Cluster-Knotens entweder mittels der steckbaren Anschlussklemme CON7 oder mittels der DC-Buchse eines der FPGA-Boards. Da CON7 für große Ströme ausgelegt ist, wird dessen Verwendung empfohlen. Die Anschlussklemme befindet sich im Lieferumfang der Clusterplatine und hat drei Kontakte. Die beiden Äußeren sind GND (-) und der Innere ist VIN (+).

JTAG-Buchsen

Vier standardmäßige 14-Pin-JTAG-Buchsen sind installiert. Jede ist mit dem ihr am nächsten liegendem FPGA-Board verbunden.

I/O-Spannungen

Die 0 Ω Widerstände R1 bis R3 (1206 Gehäuse) können installiert werden, falls bei einigen der FPGA-Boards die Pins für die I/O-Spannungs als Eingang konfiguriert sind. Standardmäßig sind diese Ausgänge, d.h. R1 bis R2 sollten offen bleiben. Details können dem Schaltplan und der Beschreibung der FPGA-Boards entnommen werden.

Die Pins A31 und B31 des externen I/O-Anschlusses CON1 sind mit VCCO_AB des ersten FPGA-Boards verbunden und A31 und B31 von CON6 sind mit VCCO_CD des letzten FPGA-Boards verbunden. Standardmäßig sind diese 3.3V Ausgänge. Sollte eine andere I/O-Spannung als 3.3V gewünscht sein, kann der 0 Ω Widerstand auf dem FPGA-Board, welcher VCCO_AB bzw. VCCO_CD mit 3.3V verbindet, entfernt werden und die Pins A31 und B31 von CON1 bzw. CON6 als Eingang für die I/O-Spannungs genutzt werden. Details befinden sich in der Beschreibung der FPGA-Boards.

Reset: JP1

Durch Überbrückung von JP1 wird ein Hard-Reset aller FPGA-Board initiiert.

Bilder

Klicken Sie auf die Bilder für eine größere Version.

Cluster-Basisplatine für ZTEX FPGA-Boards der Serie 2.