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Cluster-Basisplatine für ZTEX FPGA-Boards der Serie 2

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Die Cluster-Basisplatine verbindet vier FPGA-Boards der Serie 2 zu einem kleinem Clusterknoten.

Eigenschaften

  • 10 Bit Bus, welcher mit allen FPGA-Boards und den externen I/O-Anschlüssen verbunden ist.
  • 44 Bit Netzwerk mit Offener-Ring-Topologie für Board-zu-Board Kommunikation. Das erste und das letzte FPGA-Board sind mit den externen I/O-Anschlüssen verbunden.
  • 2x32-Pin-Anschlüsse für externen I/O. Jeder beinhaltet:
    • 10 Bit Bus-Signale
    • 44 GPIO's welche mit den ersten bzw. letzten FPGA-Board verbunden sind
    • Stromversorgungs-Pins

Zusätzliche Ressourcen

Schaltplan (PDF)
Abmessungen (PDF)

Cluster Basisplatine für ZTEX FPGA-Boards der Serie 2

Funktions-Beschreibung

Die externen I/O-Anschlüsse sind mit CON1 und CON2 bezeichnet. Deren Pin-Belegung wird in der folgenden Tabelle aufgelistet. Die Positionen der hier beschriebenen Komponenten werden in der Abmessungs-Datei dargestellt.

Netzliste

Jede Reihe im Tabellenkopf listet Komponenten auf, die miteinander verbinden sind. Die Reihen im Tabellenrumpf zeigen, welche Pins der Teile miteinander verbunden sind.

Hier sind einige Bespiele wie die Tabelle zu lesen ist:

  • B8 von CON1 ist mit B6 vom FPGA-Board 0 verbunden
  • B8 von CON6 ist mit D6 von FPGA-Board 3 verbunden
  • B6 von Board 1 ist mit D6 von Board 0 verbunden
  • BUS[0] ist mit A3 von CON1/CON6 und mit B3 der FPGA-Boards 0-3 verbunden

CON1 PWR Bus Board 0
Bus Board 1 Board 0
Bus Board 2 Board 1
Bus Board 3 Board 2
CON6 PWR Bus Board 3
A1 VIN
B1 VIN
A2 GND
B2 GND
A3 BUS[0] B3
B3 BUS[1] C3
A4 BUS[2] A4
B4 BUS[3] B4
A5 BUS[4] C4
B5 BUS[5] D4
A6 BUS[6] A5
B6 BUS[7] B5
A7 BUS[8] C5
B7 BUS[9] D5
A8 A6 C6
B8 B6 D6
A9 A7 C7
B9 B7 D7
A10 A8 C8
B10 B8 D8
A11 A9 C9
B11 B9 D9
A12 A10 C10
B12 B10 D10
A13 A11 C11
B13 B11 D11
A14 A12 C12
B14 B12 D12
A15 A13 C13
B15 B13 D13
A16 A14 C14
B16 B14 D14
 
CON1 PWR Bus Board 0
Bus Board 1 Board 0
Bus Board 2 Board 1
Bus Board 3 Board 2
CON6 PWR Bus Board 3
A17 A18 C15
B17 B18 D15
A18 A19 C19
B18 B19 D19
A19 A20 C20
B19 B20 D20
A20 A21 C21
B20 B21 D21
A21 A22 C22
B21 B22 D22
A22 A23 C23
B22 B23 D23
A23 A24 C24
B23 B24 D24
A24 A25 C25
B24 B25 D25
A25 A26 C26
B25 B26 D26
A26 A27 C27
B26 B27 D27
A27 A28 C28
B27 B28 D28
A28 A29 C29
B28 B29 D29
A29 A30 C30
B29 B30 D30
A30 GND
B30 GND
A31 VIO
B31 VIO
A32 3.3V
B32 3.3V

Board ID-ID-Pins

Die Pins D3 und A3 jedes FPGA-Boards werden wie folgt als Board-ID verwendet:

A3 D3
Board 0 0 0
Board 1 0 Z
Board 2 Z 0
Board 3 Z Z

Z bedeutet, dass das Pin potentialfrei ist. Um die ID's auszulesen, müssen die internen Pull-Up-Widerstände aktiviert werden.

Externe Stromversorgung

Die VIN-Pins aller FPGA-Boards und der beiden externen I/O-Anschlüsse sind zu einem Bus verbunden. Deshalb müssen alle FPGA-Boards mit der gleichen Stromversorgung betrieben werden. Die Zusammenschaltung von VIN ermöglicht jedoch die zentrale Stromversorgung des gesamten Cluster-Knotens entweder mittels der steckbaren Anschlussklemme CON7 oder mittels der DC-Buchse eines der FPGA-Boards. Da CON7 für große Ströme ausgelegt ist, wird dessen Verwendung empfohlen. Die Anschlussklemme befindet sich im Lieferumfang der Clusterplatine und hat drei Kontakte. Die beiden Äußeren sind GND (-) und der Innere ist VIN (+).

JTAG-Buchsen

Vier standardmäßige 14-Pin-JTAG-Buchsen sind installiert. Jede ist mit dem ihr am nächsten liegendem FPGA-Board verbunden.

I/O-Spannungen

Die 0 Ω Widerstände R1 bis R3 (1206 Gehäuse) können installiert werden, falls bei einigen der FPGA-Boards die Pins für die I/O-Spannungs als Eingang konfiguriert sind. Standardmäßig sind diese Ausgänge, d.h. R1 bis R2 sollten offen bleiben. Details können dem Schaltplan und der Beschreibung der FPGA-Boards entnommen werden.

Die Pins A31 und B31 des externen I/O-Anschlusses CON1 sind mit VCCO_AB des ersten FPGA-Boards verbunden und A31 und B31 von CON6 sind mit VCCO_CD des letzten FPGA-Boards verbunden. Standardmäßig sind diese 3.3V Ausgänge. Sollte eine andere I/O-Spannung als 3.3V gewünscht sein, kann der 0 Ω Widerstand auf dem FPGA-Board, welcher VCCO_AB bzw. VCCO_CD mit 3.3V verbindet, entfernt werden und die Pins A31 und B31 von CON1 bzw. CON6 als Eingang für die I/O-Spannungs genutzt werden. Details befinden sich in der Beschreibung der FPGA-Boards.

Reset: JP1

Durch Überbrückung von JP1 wird ein Hard-Reset aller FPGA-Board initiiert.

Bilder

Klicken Sie auf die Bilder für eine größere Version.

Cluster-Basisplatine für ZTEX FPGA-Boards der Serie 2

Cluster-Basisplatine für ZTEX FPGA-Boards der Serie 2.


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